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    本發明之實施例揭露鎖相迴路與相關的相位對齊方法。在一揭露之鎖相迴路接收一參考信號，並提供一回饋信號。首先使該鎖相迴路為開路。接著當該鎖相迴路為開路時，大致選取一震盪器所輸出之一震盪信號的頻率範圍。該回饋信號係依據該震盪信號而產生。於該頻率範圍被選取後，保持該鎖相迴路為開路，並使該參考信號以及該回饋信號之相位大致對齊。於該參考信號以及該回饋信號之相位大致對齊後，使該鎖相迴路為閉路。
    公开号:TW201315156A
    申请号:TW100133816
    申请日:2011-09-20
    公开日:2013-04-01
    发明作者:Cheng-Chieh Lin；Jian-Yu Ding；Yao-Chi Wang
    申请人:Mstar Semiconductor Inc；
    IPC主号:H03L7-00
    专利说明:
    鎖相迴路以及相關之相位對齊方法
    本發明係相關於鎖相迴路的控制方法與相關裝置，尤指可以使鎖相迴路快速進入相位鎖定的控制方法與裝置。
    鎖相迴路已經在各樣的電路應用中所採用，鎖相迴路可以作為時脈倍增器或是時脈產生器。舉例來說，一個頻率為10MHz的輸入時脈，可以透過一鎖相迴路，來製造出具有頻率為1GHz的輸出時脈，且該輸出時脈的相位與該輸入時脈的相位有一定的對齊關係。
    第1圖為習知的鎖相迴路10，包含有頻率相位偵測器(frequency/phase detector)12、電荷泵(charge pump)14、迴圈濾波器(loop filter)16、電壓控制震盪器(voltage-controlled oscillator，VCO)20、多模數除法器(multi-modulus divider，MMD)22、三角積分調變器(sigma-delta modulator，SDM)24、以及分組(Bank)校正控制器26。頻率相位偵測器12透過增頻信號UP與降頻信號DN，送給電荷泵14關於參考信號FREF與回饋信號FDIV之頻率與相位的關係。電荷泵14據以提供充放電電流。迴圈濾波器16大致收集充放電結果，產生控制信號VCTRL，來控制電壓控制震盪器20所輸出之高頻快速之震盪信號FVCO。MMD 22把震盪信號FVCO降頻，產生回饋信號FDIV。SDM 24則依據所希望達成的除數，由整數信號NINT以及分數信號NFRAC所構成，來產生當下的除數信號PIN，以決定MMD 22應執行的頻率除數NDIV。頻率相位偵測器12、電荷泵14、迴圈濾波器16、VCO 20、以及MMD 22提供了信號迴路，可以使回饋信號FDIV的相位大致追隨參考信號FREF的相位。
    為了降低鎖相迴路所產生的雜訊，在操作時，VCO 20的電壓至頻率的增益會設計的很低。然而低增益會導致狹窄的可鎖頻範圍。為了改善低增益所導致的狹窄可鎖頻範圍，所以VCO 20設計有數個分組(Bank)，每個分組提供一相對應的可鎖頻範圍。第2圖顯示鎖相迴路10的操作時序。在一開始時，BANK校正控制器26把控制信號VCTRL的電壓固定在電壓值VREF，等於把鎖相迴路10開路(open loop)，然後於分組校正27中進行分組校正。於分組校正27的過程中，分組校正控制器26檢查震盪信號FVCO與參考信號FREF之間的關係，然後透過設定選取信號BS，來選取VCO 20所要操作的分組。
    當VCO 20的分組確定後，參考信號FREF與回饋信號FDIV的頻率便接近，之後開始執行閉路迴圈(close loop)鎖定29。分組校正控制器26使控制信號VCTRL脫離電壓值VREF的箝制，鎖相迴路10成為閉路，以開始讓回饋信號FDIV的相位去追隨頻率相近的參考信號FREF的相位。從閉路迴圈開始，到相位鎖定的這段時間，被定義為鎖定時間(lock time)。
    第3圖所示為一種習知的頻率相位偵測器12。雖然在分組確定後，參考信號FREF與回饋信號FDIV的頻率已落在相近範圍內，但是參考信號FREF與回饋信號FDIV的相位則可能有相當差距，最大狀況下差異可能達360度。第4圖顯示了一種可能的信號時序圖，由上而下，依序是參考信號FREF、回饋信號FDIV、增頻信號UP與降頻信號DN。在第4圖中，回饋信號FDIV的相位遲於參考信號FREF近360度，所以增頻信號UP在參考信號FREF的參考週期中，大多數的時間都是位於邏輯上的1。
    當相位差大時，儘管參考信號FREF與回饋信號FDIV的頻率已經相近，但大相位差仍然容易導致鎖定時間增長，因而超過系統所要求的鎖定時間限制。第5圖顯示了第4圖之信號所可能產生的對應控制信號VCTRL。因為第4圖中的增頻信號UP多為邏輯上的1，所以一進入閉路迴圈鎖定後，控制信號VCTRL很快的就到達非線性、飽和的高點。此時，回饋信號FDIV的頻率會稍稍高於參考信號FREF，藉此回饋信號FDIV的上升緣會慢慢的朝參考信號FREF的上升緣逼近，直到原本相位延遲的部分被補足為止，這段過程可以稱之為非線性整定(non-linear settling)。之後，控制信號VCTRL才會回到線性區，使回饋信號FDIV的頻率跟參考信號FREF的頻率相近，這段過程可以稱之為線性整定(linear settling)。簡單地說，鎖定時間TLOCK大約就是非線性整定所需的時間TNON-LINEAR與線性整定所需的時間TLINEAR的總和。TNON-LINEAR可以大略地以以下公式(1)所計算而得。
    TNON-LINEAR=(1/(fREF*fDIV))/(1/fDIV-1/fREF)=1/(fDIV-fREF)=NDIV/ΔfVCO　…………(1)
    其中，fREF與fDIV分別是參考信號FREF與回饋信號FDIV的頻率、NDIV為多模數除法器22在執行閉路迴圈鎖定時的除數，ΔfVCO是VCO 20在當下Bank時，可能的最大頻率差。舉例來說，fVCO約3.978GHz、fREF約26MHz、以及ΔfVCO約1MHz，則TNON-LINEAR將等於(3978/26)/1M，約高達153us。如此長的TNON-LINEAR時間，對於一些有限制鎖定時間TLOCK的系統而言，可能超出系統預設容忍值的問題，導致系統無法符合制定的規範。舉例來說，對於採用突發傳輸(Burst transmission)的全球行動通訊系統(Global System for Mobile Communications，GSM)、藍芽(blue tooth)、WIFI(Wireless Fidelity)等會換頻道(channel)的通訊系統而言，鎖定時間TLOCK都是有一定限制的，自然不能接受過長的非線性整定所需時間TNON-LINEAR。
    本發明之實施例揭露一種相位對齊方法。首先提供鎖相迴路，其接收一參考信號，並提供一回饋信號。使該鎖相迴路為開路。當該鎖相迴路為開路時，比較該參考信號以及該回饋信號的相位，以產生一相位差信號，並依據該相位差信號，改變該參考信號或該回饋信號的頻率或是相位，以使該回饋信號與該參考信號的相位接近。於該參考信號或該回饋信號的頻率或是相位被改變後，使該鎖相迴路為閉路，以使該回饋信號的頻率或是相位追隨該參考信號。
    本發明之實施例揭露一種鎖相迴路，包含有一震盪器、一除頻器、一相位偵測器、以及一相位控制器。該震盪器提供一震盪信號。該除頻器依據該震盪信號以及一除數控制信號，產生一回饋信號。該相位偵測器比較一參考信號以及該回饋信號，以產生一相位差信號。該相位控制器使該震盪信號獨立於該相位差信號，且於該震盪信號獨立於該相位差信號時，依據該相位差信號，改變該除數控制信號。於該相位控制器改變該除數控制信號後之該回饋信號的至少一回饋週期後，該相位控制器使該相位差信號開始與該震盪信號關連，且恢復該除數控制信號。
    本發明之實施例揭露一種鎖相迴路，包含有一震盪器、一除頻器、一相位偵測器、以及一相位控制器。該震盪器提供一震盪信號。該除頻器依據該震盪信號以及一除數控制信號，來產生一回饋信號。該相位偵測器比較一參考信號以及該回饋信號，以產生一相位差信號。該相位選擇器依據一相位選擇信號，選取一預先參考信號之相位，作為該參考信號。該相位控制器用以使該震盪信號獨立於該相位差信號，以及，於該震盪信號獨立於該相位差信號時，依據該相位差信號，決定該相位選擇信號。於該相位控制器決定該相位選擇信號之後，該相位控制器使該震盪信號不獨立於該相位差信號。
    本發明之實施例揭露一種鎖相迴路之控制方法。該鎖相迴路接收一參考信號，並提供一回饋信號。首先使該鎖相迴路為開路。接著當該鎖相迴路為開路時，大致選取一震盪器所輸出之一震盪信號的頻率範圍。該回饋信號係依據該震盪信號而產生。於該頻率範圍被選取後，保持該鎖相迴路為開路，並使該參考信號以及該回饋信號之相位大致對齊。於該參考信號以及該回饋信號之相位大致對齊後，使該鎖相迴路為閉路。
    在此說明書中，相同符號的元件或信號，為具有相同或是類似功能的元件或信號。業界具有通常能力者，可以依據本說明書教導，推知相同符號的元件或信號，其實施方式，可能不侷限於本說明書所揭露的，而是有許多不同的變化。
    請參考第6圖，其顯示依據本發明所實施之一鎖相迴路的操作時序。與第2圖相比較後可以發現，在第6圖中的分組校正與閉路迴圈鎖定之間，至少多增加了一個步驟：相位對齊(phase alignment)31。如同第6圖所示，相位對齊是在鎖相迴路開路時進行。
    如同第6圖所示，在本發明的一實施例中，是先使一鎖相迴路開路，然後進行分組校正操作27，決定一鎖相迴路中VCO的分組，等於選取了VCO所輸出之震盪信號的頻率範圍。接著，在一段時間內，進行相位對齊操作31。本實施例中相位對齊的做法，是保持鎖相迴路為開路的狀況下，選取參考信號或是回饋信號的頻率或是相位。經歷一段時間後，在參考信號或是回饋信號的相位對齊時至一差值範圍內後，才使鎖相迴路閉路，執行閉路迴圈鎖定。如此，因為相位已經對齊至該差值範圍，所以在執行閉路迴圈鎖定操作29的過程，得以快速地到達相位鎖定。換言之，鎖定時間將因此顯著地縮短。
    第7圖為本發明一實施例所揭露的鎖相迴路58。鎖相迴路58有頻率相位偵測器12、電荷泵14、迴圈濾波器16、電壓控制震盪器20、多模數除法器22、三角積分調變器24、加法器64、計數器62、以及分組校正與相位控制器60。第7圖中與第1圖相同的部分，為習知該項技藝人士可以推知，為節省篇幅，於此不再重述。
    分組校正與相位控制器60在進行分組校正操作27與相位對齊操作31時，都會使控制信號VCTRL固定的被箝制在電壓值VREF，也就是使鎖相迴路58為開路。
    在進行分組校正時，計數器62提供當下參考信號FREF與震盪信號FVCO之間於一差值內的頻率比例，分組校正與相位控制器60據以調整選取信號BS，直到頻率比例達到一預設值為止，才達到分組校正完畢。這個預設值，就是當下MMD 22應執行的頻率除數NDIV。以手機的PCS 1900，接收模式(RX mode)的最高頻道(channel)為例，參考信號FREF的參考頻率fREF約26MHz，而震盪信號FVCO的震盪頻率fVCO希望達到約3.978GHz，那分組校正與相位控制器60就會調整選取信號BS，來選取VCO 20的分組，直到計數器62計算得出，在參考信號FREF的一個參考週期中，總共有3978/26(=153)個震盪信號FVCO之震盪週期為止。於本實施例中，係以震盪信號FVCO作為計數器62的時脈，找到在一個參考週期中的計數結果為153為止。此時，除數信號PIN也會使MMD 22執行除數NDIV為153的除頻動作，所以回饋信號FDIV的回饋頻率fDIV會大略與參考信號FREF的參考頻率fREF相等，均接近26MHz。
    因為控制信號VCTRL受到電壓值VREF的箝制，所以鎖相迴路10成為閉路，震盪信號FVCO獨立於昇頻信號UP與降頻信號DN。
    分組校正27完畢後，分組校正與相位控制器60執行相位對齊操作(Phase Alignment)31。
    頻率相位偵測器12所產生的增頻信號UP與降頻信號DN提供了參考信號FREF與回饋信號FDIV之間的相位差訊息，所以一起可以視為一相位差信號。第8圖顯示分組校正與相位控制器60中的一種裝置66，可以依據增頻信號UP與降頻信號DN，來產生相位計數致能信號Phase_Counter_En以及極性信號POL_IN。簡單的說，增頻紀錄信號UPF/降頻紀錄信號DNF的上升緣分別紀錄了增頻信號UP的上升緣以及降頻信號DN的上升緣之出現時間。計數致能信號Phase_Counter_En為邏輯上的1時，表示增頻信號UP與降頻信號DN其中之一已經出現了上升緣，但另一信號之上升緣尚未出現。所以，計數致能信號Phase_Counter_En為邏輯上的1的脈波寬度，就是增頻信號UP的上升緣與降頻信號DN的上升緣出現的時間差。當極性信號POL_IN為邏輯上的1時，表示增頻信號UP的上升緣比起降頻信號DN的上升緣早出現。反之，極性信號POL_IN為邏輯上的0時，表示增頻信號UP的上升緣比起降頻信號DN的上升緣晚出現。
    第9圖顯示第7圖與第8圖中信號的時序圖，由上而下，依序包含有參考信號FREF、回饋信號FDIV、增頻信號UP、降頻信號DN、增頻紀錄信號UPF、降頻紀錄信號DNF、相位計數致能信號Phase_Counter_En、極性信號POL_IN、以及MMD 22執行的除數NDIV。在第9圖之實施例中，經過分組校正完畢後，參考頻率fREF與回饋頻率fDIV接近26MHz，震盪頻率fVCO為3.978GHz，除數NDIV是153，只是，回饋信號FDIV的相位大約晚於參考信號FREF接近360度。
    如同第9圖所示，相位對齊的時段中，可以區分成兩個時序：相位差計算操作90以及相位調整操作92。
    相位差計算操作90大約有回饋信號FDIV的兩個回饋週期之長度，用以找出參考信號FREF與回饋信號FDIV之間相位差的時間以及極性。此時，震盪信號FVCO作為計數器62的時脈。當相位計數致能信號Phase_Counter_En為邏輯上的1時，計數器62隨著震盪信號FVCO進行計數。當相位計數致能信號Phase_Counter_En為邏輯上的0時，計數器62停止計數。在第9圖中，相位差計算時段結束時，計數器62的計數結果CNT是145，而極性信號POL_IN為1，表示回饋信號FDIV大致落後了參考信號FREF145個震盪信號FVCO的震盪週期。所以，計數結果CNT與極性信號POL_IN可一並視為一相位差信號。
    相位調整操作92中，利用改變除數NDIV，進而改變了回饋信號FDIV的回饋頻率fDIV，讓回饋信號FDIV的上升緣很快的追回落後參考信號FREF的部分。在第9圖中，相位調整操作92需要讓回饋信號FDIV的上升緣提早145個震盪週期。假定當MMD 22的除數NDIV，減少了X時，回饋信號FDIV的上升緣可以提早CNT個震盪週期，則可以得到以下公式(2)。
    NDIV/fVCO-(NDIV-X)/fVCO=CNT/fVCO　…………(2)
    整理後，可以得到以下公式(3)
    X=CNT　…………(3)
    換言之，可以依據計數器62的計數結果CNT以及極性信號POL_IN，來作為修改除數NDIV的依據。在第9圖的相位調整時段中，分組校正與相位控制器60先使Cu為64，所以，透過加法器64，除數NDIV被調整成為153-64=89。接著分組校正與相位控制器60使Cu為81(=145-64)，所以除數NDIV被調整成為153-81=72。如此，經過兩個回饋信號FDIV的回饋週期後，回饋信號FDIV的上升緣就比如果除數NDIV沒有被調整的回饋信號FDIV，總共提早了145(=64+81)個震盪週期。可以預期的，相位調整操作92結束時，回饋信號FDIV的上升緣就大致跟參考信號FREF的上升緣對齊，達到相位對齊的目的，如同第9圖所示。在其他實施例中，極性信號POL_IN可能是0，則在相位調整時段，除數NDIV便依據計數器62的計數結果CNT來被增加，以延遲回饋信號FDIV的上升緣出現的時間。
    在第9圖的實施例中，相位調整操作利用約兩個回饋週期來完成相位調整。於其他實施例中，可能因為MMD 22之除數NDIV的可改變範圍之限制，相位調整時段花費更多或是更少的回饋週期來完成。舉例來說，在另一個實施例中，相位調整時序中利用10個回饋週期來完成，回饋週期所採用的除數NDIV依序為(153-16、…、153-16、153-9)。
    在相位調整操作92結束後，進入執行閉路迴圈(close loop)鎖定操作29。分組校正與相位控制器60使控制信號VCTRL脫離電壓值VREF的箝制，鎖相迴路10成為閉路迴路；分組校正與相位控制器60使Cu為0，所以除數NDIV恢復成原本應有的153。因此時鎖相迴路58為閉路，震盪信號FVCO開始跟昇頻信號UP與降頻信號DN產生關聯。回饋信號FDIV的相位開始追隨參考信號FREF的相位。因為在閉路迴圈鎖定操作29一開始時，回饋信號FDIV的上升緣已經大致跟參考信號FREF的上升緣大致對齊了，所以非線性整定所需的時間TNON-LINEAR，將非常接近0。可以預期的，鎖定時間(lock time)，會接近線性整定所需的時間TLINEAR，將會相當的短。
    請參考第9圖，相位差計算操作90有回饋信號FDIV的兩個回饋週期之長度，亦即(2*153/3978)us。相位調整時序也是兩個回饋週期之長度，即[(153-64)+(153-81)]/3978 us。因此在第9圖所示之實施例中，相位對齊操作31總共所花費的時間，只不過是0.117us。這樣的時間，相較於先前技術之中非線性整定所需的時間TNON-LINEAR所需要的153us，不到百分之一。因此，第9圖之實施例可以大幅度地縮短鎖定時間。
    第10圖為依據本發明所實施的另一實施例的鎖相迴路58a。與第7圖相異處在於，鎖相迴路58a以相位選擇器(phase selector)68取代加法器64。相位選擇器(phase selector)68依據選擇信號SEL，選取預先參考信號FPR-REF中的一個相位，作為參考信號FREF。選擇信號SEL則由分組校正與相位控制器60a所決定。
    類似於第6圖中所顯示的操作時序，鎖相迴路58a先將控制信號VCTRL固定地箝制在電壓值VREF，也就是使鎖相迴路58a為開路以進行分組校正操作27以及相位對齊操作31。其後，使控制信號VCTRL不再被箝制在電壓值VREF，使鎖相迴路58a為閉路，執行閉路迴圈鎖定操作29。在進行分組校正操作27與閉路迴圈鎖定操作29時，選擇信號SEL大致上維持固定不變。
    在執行相位對齊操作31時，鎖相迴路58a中的分組校正與相位控制器60a利用計數器62、增頻信號UP以及降頻信號DN來進行相位差計算。接著，依據計算所得的相位差，分組校正與相位控制器60a變動了選擇信號SEL。舉例來說，執行相位對齊操作31時，分組校正與相位控制器60a得知了回饋信號FDIV落後了參考信號FREF約145個震盪信號FVCO的震盪週期，而MMD 22目前所採用的除數NDIV約153。如此，分組校正與相位控制器60a就可以改變選擇信號SEL，使相位選擇器(phase selector)68選擇預先參考信號FPR-REF中，比目前晚了145/153*360度的相位，來作為參考信號FREF。如此，參考信號FREF便與回饋信號FDIV相位大致對齊。換言之，於此實施例中，相位控制器60a用以使該震盪信號獨立於該相位差信號，並於該震盪信號獨立於該相位差信號時，依據相位差信號，改變除數控制信號。於該相位控制器60a改變該除數控制信號後之該回饋信號的至少一回饋週期後，該相位控制器使該相位差信號開始與該震盪信號關聯，且恢復該除數控制信號
    在相位對齊操作31之後，選擇信號SEL維持不變，鎖相迴路58a執行閉路迴圈鎖定操作29。回饋信號FDIV的相位開始追隨參考信號FREF的相位。因為，在閉路迴圈鎖定29一開始時，回饋信號FDIV的上升緣已經大致跟參考信號FREF的上升緣大致對齊了，所以可以預期的，鎖定時間(lock time)將會相當的短。
    第7圖與第10圖之實施例都是先找出參考信號FREF與回饋信號FDIV的相位差，然後執行相位調整。第7圖之鎖相迴路58是暫時地變更MMD 22的除數NDIV，使回饋信號FDIV的頻率暫時地被改變，以較大幅地改變回饋信號FDIV的上升緣所出現時間，達到相位大致對齊。第10圖之鎖相迴路58a則是找到相位差之後，就固定地變更參考信號FREF的相位，直接迫使參考信號FREF的上升緣去大致對齊回饋信號FDIV的上升緣，達到相位對齊。
    第11圖為依據本發明所實施的另一實施例鎖相迴路58b。本實施例中，基於相位差本質上是一種時間差。把時間差轉換成數位信號，可以用一時間量化器(time-to-digital converter，TDC)來執行相位差計算的概念，鎖相迴路58b以時間量化器70以及加法器64來取代第1圖所揭露之鎖相迴路10。類似第6圖中所顯示的操作時序，鎖相迴路58b是先進行分組校正操作27以及相位對齊操作31。之後，執行閉路迴圈鎖定操作29。在進行相位對齊操作31時，時間量化器70依據增頻信號UP以及降頻信號DN，找出回饋信號FDIV與參考信號FREF的相位差，然後轉換成數位修改信號CU，短暫地改變MMD 22的除數NDIV。在進行閉路迴圈鎖定操作29時，時間量化器70不再影響除數NDIV，數位修改信號CU維持為0，所以MMD 22的除數NDIV就恢復單純受SDM 24之除數控制信號PIN所控制。第11圖之鎖相迴路58b之操作時序與原理，可以參考第7圖之鎖相迴路58的解說得知，於此不再重述。
    第12圖為本發明所揭露的另一實施例的鎖相迴路58c。相異於第1圖之鎖相迴路10，鎖相迴路58c有時間量化器70a以及相位選擇器68a。類似第6圖中所顯示的操作時序，鎖相迴路58c是先進行分組校正27以及相位對齊操作31；之後，執行閉路迴圈鎖定操作29。在進行相位對齊操作31時，時間量化器70a依據增頻信號UP以及降頻信號DN，找出回饋信號FDIV與參考信號FREF的相位差，然後轉換成選擇信號SEL，固定地變更參考信號FREF的相位。第12圖之鎖相迴路58c之操作時序與原理，可以參考第10圖之鎖相迴路58a的解說得知，因此不再重述。
    第13圖為依據本發明所揭露的另一實施例的鎖相迴路58d。在VCO 20的分組確定後，第13圖之鎖相迴路58d開始進入執行閉路迴圈鎖定操作29。此時，參考信號FREF的第一次上升緣時，分組校正控制器26a就送出短脈衝信號Reset，來使MMD 22a以及PFD 12a重置。舉例來說，PFD 12a被重置時，增頻信號UP與降頻信號DN都強制變0，而MMD 22a所輸出的回饋信號FDIV，就馬上從上升緣開始。因為短脈衝信號Reset大致使得回饋信號FDIV的上升緣同步於參考信號FREF的上升緣，而且增頻信號UP與降頻信號DN都從0開始，所以不會發生有相位差高達360度的情形，鎖定時間將會相當的改善。
    以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
    10．．．鎖相迴路
    12、12a．．．頻率相位偵測器
    14．．．電荷泵
    16．．．迴圈濾波器
    20．．．電壓控制震盪器
    22、22a．．．多模數除法器
    24．．．三角積分調變器
    26．．．分組校正控制器
    27．．．分組校正操作
    29．．．閉路迴圈鎖定操作
    31．．．相位對齊操作
    58、58a、58b、58c、58d．．．鎖相迴路
    60、60a．．．Bank校正與相位控制器
    62．．．計數器
    64．．．加法器
    66．．．裝置
    68、68a．．．相位選擇器
    70、70a．．．時間量化器
    90．．．相位差計算操作
    92．．．相位調整操作
    BS．．．選取信號
    CNT．．．計數結果
    CU．．．數位信號
    DN．．．降頻信號
    DNF．．．降頻紀錄信號
    FDIV．．．回饋信號
    FPR-REF．．．預先參考信號
    FREF．．．參考信號
    FVCO．．．震盪信號
    NDIV．．．除數
    NFRAC．．．分數信號
    NINT．．．整數信號
    Phase_Counter_En．．．相位計數致能信號
    PIN．．．除數信號
    POL_IN．．．極性信號
    Reset．．．短脈衝信號
    SEL．．．選擇信號
    VCTRL．．．控制信號
    VREF．．．電壓值
    UP．．．增頻信號
    UPF．．．增頻紀錄信號
    第1圖為習知的鎖相迴路。
    第2圖顯示第1圖之鎖相迴路的操作時序。
    第3圖顯示一種習知的頻率相位偵測器。
    第4圖顯示第1圖的一種信號時序圖。
    第5圖顯示第4圖之信號時序所可能導致的控制信號VCTRL。
    第6圖顯示依據本發明所實施之一鎖相迴路的操作時序。
    第7圖為依據本發明所實施的一鎖相迴路。
    第8圖顯示使用於第7圖分組校正與相位控制器中的一種裝置66。
    第9圖顯示第7圖與第8圖中信號的一時序圖。
    第10~13圖顯示依據本發明所實施的數個鎖相迴路的實施例。
    12．．．頻率相位偵測器
    14．．．電荷泵
    16．．．迴圈濾波器
    20．．．電壓控制震盪器
    22．．．多模數除法器
    24．．．三角積分調變器
    58．．．鎖相迴路
    60．．．Bank校正與相位控制器
    62．．．計數器
    64．．．加法器
    BS．．．選取信號
    CU．．．數位信號
    DN．．．降頻信號
    FDIV．．．回饋信號
    FREF．．．參考信號
    FVCO．．．震盪信號
    NFRAC．．．分數信號
    NINT．．．整數信號
    PIN．．．除數信號
    VCTRL．．．控制信號
    VREF．．．電壓值
    UP．．．增頻信號
    权利要求:
    Claims (19)
    [1] 一種相位對齊方法，包含有：提供一鎖相迴路(phase lock loop)，其接收一參考信號以產生一回饋信號；使該鎖相迴路為開路，當該鎖相迴路為開路時，比較該參考信號以及該回饋信號的相位，以產生一相位差信號，並依據該相位差信號，改變該回饋信號與該參考信號其中之一的頻率或相位，以使該回饋信號與該參考信號的相位靠近；以及於該回饋信號與該參考信號其中之一的頻率或相位被改變後，使該鎖相迴路為閉路，以使該回饋信號的頻率或是相位追隨該參考信號。
    [2] 如申請專利範圍第1項所述之相位對齊方法，其中比較該參考信號以及該回饋信號的相位，以產生該相位差信號的步驟為：當該鎖相迴路為開路時，依據該相位差信號，改變該回饋信號的頻率或相位，以使該回饋信號與該參考信號的相位靠近；以及於該回饋信號的頻率或相位被改變後，使該鎖相迴路為閉路，以使該回饋信號的頻率或是相位追隨該參考信號。
    [3] 如申請專利範圍第2項所述之相位對齊方法，其中，該鎖相迴路包含有一除頻器(frequency divider)，依據一除數控制信號，產生該回饋信號，該相位對齊方法包含有：依據該相位差信號，改變該除數控制信號，以改變該回饋信號之一回饋頻率；以及於該回饋信號之至少一回饋周期後，回復該除數控制信號，並使該鎖相迴路為閉路。
    [4] 如申請專利範圍第1項所述之相位對齊方法，其中，該鎖相迴路包含有一震盪器(oscillator)，用以提供一震盪信號，該相位差信號係包含有以該震盪信號做為時脈的一計數結果。
    [5] 如申請專利範圍第4項所述之相位對齊方法，其中，該相位差信號係包含有一極性信號，以表示該參考信號之相位領先或是落後該回饋信號的相位。
    [6] 如申請專利範圍第1項所述之相位對齊方法，更包含：提供一預先參考信號；以及依據該相位差信號，選取該預先參考信號之相位，作為該參考信號。
    [7] 如申請專利範圍第2項所述之相位對齊方法，更包含：依據該相位差信號，在該回饋信號之數次回饋周期中，改變該除數控制信號。
    [8] 一種鎖相迴路，包含有：一震盪器(oscillator)，提供一震盪信號；一除頻器，依據該震盪信號以及一除數控制信號，來產生一回饋信號；一相位偵測器，用以比較一參考信號以及該回饋信號，以產生一相位差信號；以及一相位控制器，用以使該震盪信號獨立於該相位差信號，以及，於該震盪信號獨立於該相位差信號時，依據該相位差信號，改變該除數控制信號；其中，於該相位控制器改變該除數控制信號後之該回饋信號的至少一回饋週期後，該相位控制器使該相位差信號開始與該震盪信號關聯，且恢復該除數控制信號。
    [9] 如申請專利範圍第8項所述之鎖相迴路，其中，該相位控制器包含有：一計數器，以該震盪信號作為時脈，用以計算該參考信號之相位領先或是落後該回饋信號之相位的時間，以產生一計數結果。
    [10] 如申請專利範圍第9項所述之鎖相迴路，其中，該相位控制器包含有：一加法器，依據該計數結果，增加或是減少該除數控制信號。
    [11] 如申請專利範圍第8項所述之鎖相迴路，其中，該相位控制器包含有一時間量化器(time to digital converter)，依據該相位差信號，產生一修改信號；該除數控制信號係依據該修改信號而改變。
    [12] 一種鎖相迴路，包含有：一震盪器，提供一震盪信號；一除頻器，依據該震盪信號以及一除數控制信號，來產生一回饋信號；一相位偵測器，用以比較一參考信號以及該回饋信號，以產生一相位差信號；一相位選擇器，依據一相位選擇信號，選取一預先參考信號之相位，作為該參考信號；以及一相位控制器，用以使該震盪信號獨立於該相位差信號，並依據該相位差信號，決定該相位選擇信號；其中，於該相位控制器決定該相位選擇信號之後，該相位控制器使該震盪信號關聯於該相位差信號。
    [13] 如申請專利範圍第12項所述之鎖相迴路，其中，該相位控制器更包含：一計數器，以該震盪信號作為時脈，用以計算該參考信號之相位領先或落後該回饋信號之相位的時間，以產生一計數結果。
    [14] 如申請專利範圍第12項所述之鎖相迴路，其中，該相位控制器更包含一時間量化器(time-to-digital converter)，依據該相位差信號，產生該相位選擇信號。
    [15] 一種鎖相迴路之控制方法，該鎖相迴路接收一參考信號，並提供一回饋信號，該控制方法包含有：使該鎖相迴路為開路，當該鎖相迴路為開路時，選取一震盪器所輸出之一震盪信號的一頻率範圍，其中，該回饋信號係依據該震盪信號產生；於該頻率範圍被選取後，保持該鎖相迴路為開路，並使該參考信號以及該回饋信號之相位大致對齊；以及於該參考信號以及該回饋信號之相位大致對齊後，使該鎖相迴路為閉路。
    [16] 如申請專利範圍第15項所述之控制方法，其中，使該參考信號以及該回饋信號之相位大致對齊之步驟包含有：比較該參考信號以及該回饋信號的相位，以產生一相位差信號；以及依據該相位差信號，改變該參考信號與該回饋信號其中之一的頻率或是相位，以使該回饋信號與該參考信號的相位大致對齊。
    [17] 如申請專利範圍第16項所述之控制方法，其中，使該參考信號以及該回饋信號之相位大致對齊之步驟包含有：依據該相位差信號，改變該回饋信號的頻率或是相位，以使該回饋信號與該參考信號的相位靠近。
    [18] 如申請專利範圍第16項所述之控制方法，其中，使該參考信號以及該回饋信號之相位大致對齊之步驟包含有：依據該相位差信號，選取一預先參考信號之相位，作為該參考信號。
    [19] 如申請專利範圍第15項所述之控制方法，包含有：依據一除數控制信號以及該震盪信號，產生該回饋信號；以及於該頻率範圍被選取後，保持該鎖相迴路為開路，於一段時間內，暫時地改變該除數控制信號，以使該參考信號以及該回饋信號之相位大致對齊。
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